Új hozzászólás Aktív témák

• #41 shabbarulez őstag lenox #40

  Új Válasz 2008-08-05 14:35:54 #41

  Új hozzászólás

  Összes hozzászólása itt Válaszok az összes hozzászólására itt Válaszok erre a hozzászólásra

  Privát üzenet küldése

  

  shabbarulez

  őstag

  válasz lenox #40 üzenetére

  A Terascale project a memória rendszer fejlesztésére változatásokat vezet majd be. A jővőben L3 vagy L4 cache formájában egy viszonylag nagy méretű dram cache kerüle a proci mellé. Ezt több fázisban 3 féle képzeli el az Intel, amelyek egyre közelebb helyezik a cpu-hoz ezt a memóriát így egyre rövidebb távolságon, egyre több adatvezetékkel egyre nagyobb sávszélességet lehet vele elérni, egyre kisebb késleltetés mellett.

  Itt van erről egy összefoglaló ábra: [link]
  Maga a cikk pedig itt található: [link]

  Idén februárban az ISSCC keretében ezt a nagy áteresztő képességű dram cachet már be is mutatták, itt egy cikk róla:
  Intel: Áttörés a fedélzeti processzormemóriák terén [link]

  Ez még 65nm-en készült 2Ghz órajel mellett 128GB/s adatátvitelre képes ami a gyártástechnológia javításával tovább fokozható és így elérhető az előbb linkelt ábra 100-200GB/s tartományát megcélzó 2D planar MCP kialakítás. Ezt valamelyik cikkben 2010 felé prognosztizálta Intel, így akár elképzelhető hogy a Sandy Bridge esetén már találkozhatunk ilyen megoldással. Bár véleményem szerintem először ez csak a szerver Xeon chipek privilégiuma lesz és a 22nm-es 450mm-es gyártósorok bevezetése előtt nem valószínű hogy mainstreamebb chipek esetén is megjelenik.

  Egyébként a 3D stackinget, ami végső megoldás lesz majd szintén prezentálta már az Intel anno 2 éve az őszi IDF-en amikor bemutatta a 80 magos Polaris fejlesztői chipjét ami alkalmazta a 3D stacking technológiát. Szóval az Intel már jó ideje dolgozik ezen a problémán is a TeraScale project keretében, idővel ennek meg is lesznek majd a kézzelfogható eredményei is.

Új hozzászólás Aktív témák