A Trinity APU felépítése
A Piledriver modul rövid ismertetése után érdemes elővenni magát a lapkát. A Trinity APU-ban két darab processzormodul lesz, melyet az AMD négy magnak tekint. A modulokon belül 64 kB-os L1 utasítás gyorsítótár található, míg az integer magok egy-egy 16 kB-os L1 adat gyorsítótárat kapnak, továbbá a modulok egy-egy 2 MB-os másodszintű gyorsítótárral is rendelkeznek. Megújul az integrált északi vezérlőhíd is, mely mostantól támogatja az IOMMU v2 szolgáltatást. Az IO virtualizáció alapvetően újdonság egy APU-ban, de az IOMMU funkció régóta létezik. Az új egység azonban újabb megoldás, és fő újításai között szerepel a kétszintű laptábla, továbbá az IOMMU laphibák helyreállításának lehetősége. Az egyes funkciók eléréséhez az adott bővítőkártyának, vagy más eszköznek is támogatnia kell az Address Translation Services (ATS), illetve a Peripheral Page Service Request (PPR) szolgáltatást.
Az IOMMU v2 beépítése egyébként abból a szempontból is fontos volt, hogy az integrált grafikus vezérlő, illetve az MMU egységgel rendelkező dedikált grafikus processzorok (gondolva itt a Cape Verde, a Pitcairn és a Tahiti kódnevű cGPU-ra) képesek legyenek elérni a processzor memóriáját. Ezzel számos felesleges másolástól kímélhető meg a rendszer, mivel így az IGP és az adott GPU eléri a CPU virtuális címterét, így a kívánt adat azonnal a IGP által lefoglalt memóriába, vagy dedikált GPU esetén a VRAM-ba tölthető be.
[+]
A Trinity kétcsatornás memóriavezérlőt kapott, ami hivatalosan támogatja az 1866 MHz-es órajelen üzemelő DDR3 memóriákat, a JEDEC szabvány szerinti 1,25, 1,35 és 1,5 voltos üzemfeszültségek mellett. Szokás szerint lehet gyorsabb memóriát is használni, de az tuningnak számít majd. A mobil termékek esetében a memória órajele maximum 1600 MHz lehet. A lapkában található még PCI Express vezérlő is, mely 24 darab 2.0-s szabványú csatornát kínál.
Ideje rátérni a szintén nagy változásokon átment IGP-re, mely alapvetően a Northern Islands termékcsalád része. Az AMD a Llano APU-hoz képest az IGP bekötésén némileg változtatott. Az egység a memóriavezérlőt az RMB-n (Radeon Memory Bus) keresztül éri el, mely memóriacsatornánként 256 bites szélességet biztosít egy-egy irányba. Az IGP és a processzormodulok összeköttetéséért a Fusion Control Link felel, mely egy-egy irányba 128 bites szélességet jelent. Az integrált grafikus vezérlő ezzel eléri a processzormodulokhoz kapcsolódó L2 gyorsítótárat is, így gyors kommunikáció valósítható meg a CPU és az IGP között. A Fusion Control Link arra is alkalmas, hogy az IGP elérje a processzor memóriáját, míg ezt a CPU is képes megtenni az IGP által lefoglalt területtel.
A IGP-n belül vizsgálódva tovább látható, hogy az architektúra a Cayman kódnevű megoldás alapjaira épít, melynek működését korábban részletesen elemeztük. Nem írjuk le újra azt a temérdek változást, amit ez jelent, hiszen ezek az előbbi cikkben olvashatók, de röviden taglaljuk az új grafikus vezérlő felépítését.
A fő különbség a Llano APU IGP-jéhez képest, hogy a szuperskalár shader processzorok úgynevezett VLIW5 felépítését VLIW4-re váltották a mérnökök. Ez összességében jobb kihasználást jelent, illetve a Cayman örökségeként számos értékes technológia is bevetésre kerül. Egy shader tömb 16 darab szuperskalár shader processzort rejt el, melyhez 32 kB-os Local Data Share, valamint egy 8 kB-os, csak olvasható gyorsítótárral rendelkező textúrázó blokk tartozik. Utóbbi négy darab Gather4-kompatibilis csatornát alkalmaz, melyek csak szűrt mintákkal térnek vissza. Az interpoláció a DirectX 11-es Radeonokhoz hasonlóan emulált, ám a rendszer itt sok optimalizációt kapott, így relatíve kevés erőforrás szükséges az interpolálás végrehajtásához. Az új Trinity APU IGP-jében összesen 6 darab shader tömb van, amelyek egy blokkra vannak fűzve. Ez a blokk természetesen egységes Ultra-Threading Dispatch Processzorra támaszkodik. A tömbök közötti adatmegosztást továbbra is egy nagysebességű, 64 kB-os (Global Data Share) tárterület biztosítja.
A Trinity IGP-je
Az IGP setup motort is a Caymantől örökölte, annak minden előnyével együtt. A tesszellátor az AMD Gen8-as megoldása lesz, míg a raszter motor órajelenként 16 képpontot dolgoz fel. Az igazán értékes újítás azonban a tile-based load balancing, ami a hierarchikus Z algoritmus túlterhelését akadályozza meg. A rendszer a raszterizálást hierarchikus Z nélkül hajtja végre a teljes képkockát több egyenlő méretű, viszonylag kicsi mozaikra osztva. Természetesen itt számos szabályt be kell tartani biztosítva a renderelés sorrendjét. A hierarchikus Z algoritmus a mozaikokon lesz lefuttatva, amelyeket tovább lehet küldeni, vagy éppen el lehet dobni, ha nem tartalmaznak látható információt. Ez az elgondolás tesszellálásnál lehet hasznos, mivel a hierarchikus Z motor könnyen túlterhelhető, ami esetenként elég sok problémát jelenthet.
A memóriavezérlőhöz egy 128 kB kapacitású, csak olvasható másodlagos gyorsítótár és két ROP blokk kapcsolódik. Ez így összesen 8 blending és 32 Z mintavételező egységet eredményez. Itt a Caymantől megörökölt újítás, hogy a blokkok jelentős fejlődésen mentek keresztül, így a Llano IGP-jéhez képest kétszer gyorsabban végzik a 16 bites unorm és snorm operációkat, valamint a 32 bites lebegőpontos utasítások feldolgozása akár négyszer gyorsabb is lehet. Némi egyenetlenség azért maradt a rendszerben, mivel a raszter motor órajelenként 16 képpontot dolgoz fel, ami sok 8 blending egységhez, de utóbbi inkább legyen túletetve, minthogy adatra várjon.
A Trinity IGP-je abból a szempontból érdekes a Llano megoldásához viszonyítva, hogy a shader processzorok száma 400-ról 384-re csökkent, míg a textúrázó csatornák száma 20-ról 24-re nőtt. Alapvetően azonban a változás minden szempontból előnyös, ugyanis a Trinity szuperskalár shader processzorainak felépítése kedvezőbb, mivel hatékonyabban etethetők.
Nagyon fontos adalék még, hogy a Trinity APU IGP-je a világon elsőként támogat dupla pontosságot. Ebben a módban a rendszer teljesítménye az elméleti számítási tempó tizenhatod részével egyezik meg.
A cikk még nem ért véget, kérlek, lapozz!
